beckhoff倍福ET1810 節(jié)點(diǎn)授權(quán),可在一個從站點(diǎn)自由設(shè)置 EtherCAT IP 核。該授權(quán)報價包含一年維護(hù)和更新費(fèi)用。目標(biāo)硬件:所選的 Altera 設(shè)備;
采用 EtherCAT IP 核,可以在一個 FPGA(現(xiàn)場可編程門陣列 - 即一個包含可編程邏輯組件的功能塊)上實(shí)現(xiàn) EtherCAT 通訊功能和專用功能。EtherCAT 功能可自由配置。可將 IP 核集成到自己的 FPGA 設(shè)計中,并提供 Avalon(Altera)或 OPB(Xilinx)接口與軟核處理器通訊。物理接口和內(nèi)部功能可調(diào),例如 FMMU 和同步管理器數(shù)量、DPRAM 大小等等。過程數(shù)據(jù)接口(PDI)和分布式時鐘也是可配置的。其中包含的各個功能都與 EtherCAT 規(guī)范和 EtherCAT ASIC 芯片(ET1100,ET1200)兼容。
所需邏輯單元的數(shù)量取決于所選的配置:
Altera IP 核:
32 位數(shù)字量 I/O,1 kB RAM,不帶分布式時鐘,帶 FMMU 和同步管理器,約 6,300 個邏輯單元
16 位 μC 接口,60 kB RAM,帶分布式時鐘,8 個 FMMU 和 8 個同步管理器,約 23,000 個邏輯單元
Xilinx IP 核:
32 位數(shù)字量 I/O,1 kB RAM,不帶分布式時鐘,帶 FMMU 和同步管理器,約 3,700 個邏輯片(Spartan-3E)
16 位 μC 接口,60 kB RAM,帶分布式時鐘,8 個 FMMU 和 8 個同步管理器,約 14,000 個邏輯片(Spartan-3E)
beckhoff倍福EtherCAT Altera IP 核可以與下列 FPGA 配套使用:Cyclone、Cyclone II、Cyclone III*、Stratix、Stratix III*(* = 近期將推出)
EtherCAT Xilinx IP 核可以與下列 FPGA 配套使用:Spartan-3、Spartan-3E、Spartan-3A、Virtex-II、Virtex-II Pro、Virtex-II Pro X、Virtex-4 和 Virtex-5。
可配置屬性 ET1810, ET1815
PHY 接口 2 個端口 (MII oder RMII)
FMMUs 0…8
同步管理器 0…8
DPRAM 1…60 kbyte
分布式時鐘 2 個同步輸出,2 個鎖存輸入(32/64 位)
過程數(shù)據(jù)接口 32 位數(shù)字量 I/O,SPI,8/16 位異步 μC 接口,Avalon(Altera)/OBP(Xilinx)接口
訂貨信息 描述
ET1810 節(jié)點(diǎn)授權(quán),可在一個從站點(diǎn)自由設(shè)置 EtherCAT IP 核。該授權(quán)報價包含一年維護(hù)和更新費(fèi)用。目標(biāo)硬件:所選的 Altera 設(shè)備
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